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本书系统讲解Verilog HDL语言规则、语法体系，以Verilog-2001和Verilog-2005两种语言标准为依据，精讲语言，全面梳理，知识点系统全面。本书立足语言本身，按照语言体系编排内容，涵盖所有常用语法规则，补充Verilog-2005中新的语言点，既适合作为语法资料查询，也适合有一定设计基础的读者学习。主要内容包括Verilog HDL入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、Test Bench测试与时序检查、面向综合的设计、有限状态机设计、Verilog HDL设计实例等，重点聚焦Verilog HDL综合和仿真，对语言、语法规则用案例进行阐释，用综合工具和仿真工具进行验证，利于读者加深理解。
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Product Details 基本信息 ISBN-13 书号 9787121448676 Format 版本 平装-胶订 Pages Number 页数 312页 Publisher 出版社 电子工业出版社 Publication Date 出版日期 2023-01-01 Product Dimensions 商品尺寸 16开 Language 语种 其它（含多语） Book Contents 内容简介 本书系统讲解Verilog HDL语言规则、语法体系，以Verilog-2001和Verilog-2005两种语言标准为依据，精讲语言，全面梳理，知识点系统全面。本书立足语言本身，按照语言体系编排内容，涵盖所有常用语法规则，补充Verilog-2005中新的语言点，既适合作为推荐语法资料查询，也适合有一定设计基础的读者学习。主要内容包括Verilog HDL入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、Test Bench测试与时序检查、面向综合的设计、有限状态机设计、Verilog HDL
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